聯詠/聯發科/瑞昱/群聯/慧榮/瑞鼎等多間 DV 工程師面試心得｜面試經驗分享

文/Dcard 網友

Hi，大家早啊，因為之前有許願過，如果有幸逃生成功一定要分享我的面試經驗回饋大家。

▲DV工程師面試心得分享(圖/freepik)

背景：

超級混血的四大碩，DV (Design Verification) 年資兩年

總共面試了13間

以下是我面試過的，有興趣再繼續往下閱讀，估計挺長的。

- 台商 -

1. 聯詠 (NOVA)

2. 聯發科 (Mediatek) (原公司)

3. 瑞昱 (Realtek)

4. 群聯 (PHISON)

5. 慧榮 (SMI)

6. 瑞鼎

7. 新創IC公司

8. 新創EDA公司

- 外商

9.  谷歌 (GOOGLE)

10. 輝達 (NVIDIA)

11. 高通 (Qualcomm)

12. 三星 (Samsung)

13. 新思(Synopsys)

這邊我會分兩部分打，一篇台商，一篇外商，不然整篇文章會太長。

外商我主要是面試DV，台商則是DV、DE都有面。

這篇是給台商的部分。

另外怕題目太詳細，會影響各公司，這邊基本上講大方向，如果有興趣可以再私訊我。

面試時基本要準備的問題，這邊直接列出，下面不贅述。

0. Common problem

為什麼會想離開原本的公司?

原本的公司轉組、調工作沒辦法滿足你的要求嗎？

你職涯追尋的是甚麼呢？

個人自我介紹部分，通常我會帶過自己碩論或前面工作大概經驗，對方通常會針對你報告的部分做深入的詢問，建議自己放在上面的東西一定要熟。

推薦文章>>離職原因 : 到底要怎麼回覆，面試才會加分？

-  1. 聯詠 (NOVA) DE & IP DV  -

我在官網投遞的是DE，面試有DE職缺也有DE底下的DV職缺，進去後會先考一張考卷，兩個部門都會參考這份考卷。

考卷內容40分鐘11題電路分析(clk的除頻器的電路圖，計算output的clk為input的幾倍)

設計一Counter電路，

一些verilog語法實作，

一些IC testing 概念，

IC 在不同clk domain 可能遇到的問題，

latch and flip-flop概念，

setup time/ hold time概念，

合成中的一些設置是甚麼意思，

Low power概念。

接著面試，這邊大概是看著考卷偶爾提問，但其實並沒有太多專注在考卷，更多是介紹部門跟提問一些過去的經驗。

其實面試聯詠印象最深刻的是面試那人資關，人資的問題都滿犀利的，但好險不影響結果，所以有些犀利的問題還是稍微有一些準備，包含離職前預估不離職前的年薪，考績問題，手頭上其他offer。

-  2. 聯發科 (Mediatek) SOC DV  -

這是我原公司，但我覺得還是可以分享一下當年的心得，以及後來的學弟分享的考題。

一面：考verilog寫變形紅綠燈，看完沒問題後，會再叫你做延伸增加一些改動，確認你能掌握自己的code。(有聽過同事是寫counter, FIFO）

二面：用C或VERILOG(可要求用你熟悉的語言)寫指定的SORT方法，同一面寫完後會指定你做一些延伸。

考邏輯思考題目兩題。

-  3. 瑞昱 (Realtek) 2個DV  -

RDC : 聊聊經驗就過去了，感覺很投和，然後就沒有二面了...

CTC一面 : 滿特別的是他不問經驗•自我介紹，也不問驗證的東西，上來直接考大概leetcode easy到Medium程度的考題(我選擇用Python寫)，要注意的是他會問你寫得有沒有問題(真的要想一下corner case)，會挑你寫得夠不夠簡潔，我多一次if就有被念太多餘。

CTC二面：也是考一題leetcode Medium程度的考題。

-  4. 群聯 (PHISON) IP DV  -

遠端面試，進會議後，對方直接使用PPT問問題，考很多UVM在使用class的問題，大部分都是OOP經典問題，有幾題是請你下去改class去實踐function。

UVM概念問題 (phase問題, component, object問題)，sv (system verilog) 語法問題 (fork, join, queue用法, interface使用, function, task)。

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-  5. 慧榮 (SMI) DV  -

一面：

請你用System verilog寫一個發牌程式，這邊其實看你開的資料結構就大概知道平常有沒有在寫了，正常是開queue，如果開靜態或動態array高機率就下去了。 中間也會問你一些UVM概念問題。

二面：

基於上次的code，問加一些變化你會怎麼做。 然後閒聊期間有考一題邏輯思考題目，但不要求答出來，有想法、方向對就可以了。

-  6. 瑞鼎 DE  -

先考考卷，考卷印象中是一張兩面大概5-6題，題目都是比較經典的，3倍除頻器設計 (要duty cycle 50%)、setup time ,hold time解釋，blocking, non-blocking 語法、布林公式簡化、電路圖寫出in/output關係，詳細內容有點忘了。後面主管進來，會針對考卷做問答，後面就介紹部門跟期望。

-  7. 新創IC公司  -

一面：大部分感覺是過過場，只有中間問問一些自己做過的專案經驗，後面更多的是介紹自己公司的未來。

有問到過去寫的RTL專題怎麼寫的，一些IC流程經驗，主要想聽你的經驗，沒有深入去問。

比較可惜的是，新創公司能給的薪資能力有限，這間遺憾的是我開出的數字對方給不了，就沒有給後續的議價空間了。

-  8. 新創EDA公司

一面：老闆滿重視綜合能力的，會看你對一些過去經驗有沒有更深刻的理解，我朋友也有面結果被電爆，而我就是一路很順暢，所以還是很看老闆眼緣。

有問到一些計算機組織、SOC 運作、UVM等，都是比較概念性的問題。

感覺這場面試更像討論會，討論哪邊可能會遇到問題，有沒有想怎麼解(主要都在討論要怎麼自動生成他們想要的驗證環境，怎麼套用，大部分都是UVM)，聊著聊著就過了。

二面：這邊其實就是更深入的了解我，然後問我對未來的想法，以及公司展望。

很可惜，對方心意滿滿，開的數字都想盡辦法湊到，但後來我還是選擇了其他offer。 新創大部分都在拼上市，如果上市就會賺大錢(薪資含未上市的股票)，但滿多新創總會說一兩年後上市，但就遙遙無期，這邊就看個人選擇和造化了。

- 心得 ＆ 閒聊 -

後來有幸進了其他公司，但這邊就不公布了，後面想說的話可能會被認出來，加上DV圈子很小，被前公司學長額外警告過發這類文章對職涯滿不好的，但還是希望拋磚引玉，讓後輩們可以少走一些彎路。

然後我已經錯開原公司8月分紅了，希望可以不要清算我 QAQ

一些是想給原公司SOC DV後輩的一些建議，

SOC xxsim (dsim, mvsim, postsim)系列都很辛苦，基本逃離不了週末加班，光是解決進度的追殺，當DE的客服，就沒有多的時間進修，基本上工作內容能碰到UVM、SV就已經很幸運，如果能讀到SPEC那真的超級幸運。建議還是為自己多著想一些，每天加班之餘要留一些時間給自己讀書，我當初加班完後回家還是會寫VERILOG、SV、跑模擬、讀UVM到半夜1、2點，才有機會和能力能出走。如果真的籌不出時間，又想繼續走DV這條路的話，建議出去看看或內轉其他部門IP DV。

聽過比較難過的例子，有xxsim owner做了幾年，出去面試DV直接被砍年資到歸0 (被發現沒碰過UVM 和 sv)，有點感嘆，多為自己著想一些總是沒錯的。題外話，xxsim 如果怕被砍年資可以去CAD team 感覺有機會承認年資。

公司專案時間壓很緊，大家都兢兢業業，但專案就是會需要有人full time做這些事，這也沒辦法，以公司角度請一個人能隨機應變幫忙一些打雜，比推出系統的自動化更即時和便宜，聯發科要想走向世界的舞台，一定會需要一些人犧牲，讓公司能夠展示自己製作晶片的能力，也因此很多事都是無奈下的產物。長期還是挺看好聯發科的未來。 聯發科在業界是有名望的，作為一個經歷是漂亮的，也有機會拿到很多入門票，如果聯發科比較衰的部門是當下你最好且唯一的選擇也不要排斥，只要記得一定要想辦法擠出時間好好學習，最終也會變得很強的。

其他一些關於換公司和面試外商的心得，我在下篇再敘述，避免篇幅太長。 如果你想電我，歡迎私訊我，彼此切磋成長。如果你是來請益的，我也會盡可能把我會的教你，讓大家都能彼此成長。

謝謝大家。

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